ゲート電圧
ゲート電圧とは、MOSFETやJFETなどの半導体素子において、ソース・ドレイン間に流れるチャネル電流を制御するための電極に印加される電圧のことである。MOSFETの場合、ゲート絶縁膜を介して半導体基板に電界を与え、キャリアの濃度分布を変化させることでチャネルを形成または消失させる役割を担う。通常はソース電圧を基準としたゲート電圧（VGS）を用いて動作を判断し、閾値電圧（Vth）以上になるとチャネルが形成され電流が流れる。逆に閾値電圧以下ではチャネルが閉じ、電流はほとんど流れない。このように、MOSFETのスイッチングやアナログ回路における増幅度の制御において、ゲート電圧が果たす役割は極めて大きい。JFETにおいても、ゲート電極に印加される電圧によってチャネルの幅を制御し、ソース・ドレイン間の電流量を調整する原理は共通している。
基礎原理
半導体のキャリアは、電界が印加されるとエネルギーバンド内の分布が変化し、自由電子や正孔が集まった領域が形成されやすくなる。MOSFETの構造においては、ゲート絶縁膜下に反転層や蓄積層を形成して動作させるが、その形成にはゲート電圧によって生じる電界が重要である。具体的には、ゲート下の半導体表面近傍でバンドが曲がり、キャリアが増減することで導電チャネルが現れたり消えたりする。このチャネルの存在がドレイン電流のオン・オフを決定付けるため、回路設計においては閾値電圧との兼ね合いが大きく影響する。
閾値電圧との関係
閾値電圧（Vth）とは、MOSFETがオン状態へ遷移し始める目安のゲート電圧である。VGSがVthを超えると、チャネルが十分形成され、ソース・ドレイン間に大きな電流が流れ始める。ここで、チャネルの形状やキャリア密度は、VGSとVthの差分（VGS-Vth）によって決まるため、アナログ回路ではこれを利用して増幅率やバイアスポイントの調整が行われる。なお、Vthは基板のドーピング濃度やゲート酸化膜の厚さ、トランジスタの構造によって変動し、高精度な設計が求められる分野ではこの閾値電圧の制御が最優先事項となることも多い。
ゲート酸化膜の影響
MOSFETのゲート構造には酸化膜などの絶縁層が用いられる。このゲート酸化膜の厚さや材料特性が、小さなゲート電圧変動で大きな電界を生み出す鍵となる。酸化膜が薄いほど、同じ電圧でより強い電界が発生し、チャネル形成が容易になる一方で、ゲートリーク電流や絶縁破壊のリスクが高まる。近年の微細化プロセスではゲート絶縁膜として高誘電率（High-k）材料を導入し、膜厚をある程度確保しながらも高いキャパシタンスを実現する手法が採用されている。
ゲートリークへの対策
大電界が印加される環境では、ゲート絶縁膜をトンネル電流が貫通するゲートリークが問題となる。これを抑えるため、高品質な酸化膜形成技術やHigh-k材料の適切な選定、ゲート構造の改良が進められてきた。また、静電容量を最適化しながらも絶縁破壊強度を確保するため、様々な製造プロセスが検討されている。いずれもゲート電圧とゲート酸化膜の相互作用を理解し、適切に管理することが根本的な課題となっている。
応用と設計
CMOS回路やアナログ回路の設計では、素子の動作点を決めるバイアス回路を構築し、複数のMOSFETのゲート電圧を互いに最適化して性能を引き出している。例えば、インバータのスイッチングスピードはゲート容量や駆動可能電流によって決まり、最適なゲート電圧設計によって消費電力を低減することが可能である。さらに、電力用MOSFETやパワーモジュールでは、高耐圧化と低損失化のバランスを取るためのゲートドライバ回路が不可欠であり、ここでもゲート電圧制御技術がキーとなる。
注意事項
回路設計や実験においてゲート電圧の扱いを誤ると、デバイスを破壊する恐れがある。特に耐圧以上の電圧を印加すると、ゲート酸化膜が破壊され再起不能になるケースも少なくない。静電気放電（ESD）対策や適切なプルダウン抵抗の導入などで保護を強化する必要がある。また、ゲートドライバの立ち上がり・立ち下がりの時間を考慮し、回路にノイズやリンギングが生じないよう配慮する点も重要である。