TEG
TEG(特性評価用素子)は、半導体プロセスで製造されるチップ内部の性能や歩留まりを評価する目的で設計される検査用回路である。量産製品には直接組み込まれず、生産中や開発段階でウェーハの各種パラメータを測定し、プロセスの最適化や不良解析に活用される。微細化が進む半導体産業において、高精度かつ効率的にトランジスタ特性や配線抵抗、リーク電流などを評価することは、コストと品質を左右する非常に重要な要素となっている。このTEGを適切に設計・運用することで、製造ラインのトラブルを早期に把握し、量産デバイスの信頼性を大きく向上させることが可能となる。そこで近年では、多種多様な回路構成や計測手法が提案されており、ますます高度化するウェーハ工程の要といえる存在である。
目的と役割
TEGが果たす最大の役割は、製造プロセスの出来映えを客観的に把握することである。具体的にはトランジスタの臨界電圧や移動度、配線層のシート抵抗やビアの接続抵抗など、実際の量産ICに影響を与える要因をピンポイントで測定し、工程ごとに品質を数値で示す。この定量的な情報によって製造条件を再検討し、不良率の早期検出や歩留まり改善につなげられる。また、研究開発の段階でも新しい材料や構造が計画通りのパフォーマンスを発揮しているかを検証し、製品化の可否を判断する重要な判断材料となる。
構成とレイアウト
TEGは複数のテストパターンや測定ポイントを含む特別なレイアウトとして設計される。たとえば微細配線の抵抗やビアの信頼性を評価するためのラインパターンや、トランジスタアレイ、さらには容量やリーク特性を調べるためのコンデンサパターンなど、多岐にわたる構造が一括で配置される。これらの要素は一般の製品チップから切り離されたダミー領域やテストチップ上に配置され、プローバーなどを用いて電気的に測定される。レイアウト設計では、測定精度を高めるためにパターン形状や配置順序を厳密に管理し、プロセスばらつきの影響を最小化する工夫がなされる。
測定パラメータ
シート抵抗や接合抵抗、トランジスタ特性など、多種多様なパラメータがTEGで計測される。具体例としてMOSトランジスタの場合、閾値電圧やドレイン電流、ゲートリーク電流などを測定し、ゲート酸化膜の品質やチャネルドーピングの均一性を解析する。配線層に関しては、金属膜の厚さやライン幅が設計通りかどうかをシート抵抗から判断し、ビアの数や配置による接触抵抗の変化をチェックすることも多い。こうした計測値が量産品の動作マージンや信頼性に直結するため、製造ラインではリアルタイムに結果をフィードバックし、プロセス条件を最適化する仕組みが確立されている。
利用シーン
TEGはウェーハ上に複数配置され、フォトリソグラフィ工程やエッチング工程、成膜工程などの段階ごとに測定される。例えばフォトレジストのパターン精度を確認するためにライン幅を計測する場合もあれば、最終的なメタル配線の導通性やトランジスタ特性を評価するために電気測定を行うケースもある。特に新規プロセスや新材料を導入する際には、試作ロットでTEGを徹底的に計測し、合格と判断できれば本格的な量産に移行するフローが一般的である。ライン停止や大量の不良在庫発生を回避するため、開発から量産までのあらゆるフェーズで活用されている。
製造技術と課題
TEGを設計・製造するには、通常のIC設計では必要としない特殊なパターンを追加で描き込む必要がある。これによりダイサイズが多少拡大し、歩留まりに影響を及ぼす場合があるほか、追加のフォトマスクや設計工数が発生する。しかしながら、これらのコスト以上に得られるメリットは大きく、歩留まり改善の観点からTEGの導入は不可欠とされる。特に微細化が限界に近づく先端ノードでは、工程ばらつきの影響がより顕在化するため、高感度かつ多様なパラメータを測定できるTEGが不可欠となっている。
応用の拡張
近年では、従来のCMOSプロセスだけでなく、3D積層や新材料を用いた革新的デバイスにおいてもTEGが積極的に利用されている。たとえばシリコン以外の化合物半導体やSOI基板を採用する際にも、専用の測定構造を設計して工程適合性を検証する。また、アドバンスドパッケージング技術でも、バンプ接続やTSV(Through Silicon Via)の品質確認においてTEGが評価指標となることが多い。こうした多様化する半導体領域での品質確保は一段と重要となっているため、特性評価用素子のさらなる進化と高精度化が今後も期待される。