クロック｜回路タイミングの基準信号

2025.09.27

クロック

クロックとは、デジタル回路やコンピュータ、組込みシステムにおいて動作の基準となる周期信号であり、フリップフロップのサンプリングやパイプラインの進行、バス転送の同期など、時系列制御の根幹を担う信号である。一般には矩形波で表され、周波数、位相、デューティ比、ジッタ、スキューといった品質指標で評価する。高品質なクロックは演算性能、通信のビット誤り率、リアルタイム性、電磁両立性(EMC)に直接影響するため、設計段階での源泉選定と分配設計が重要である。

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クロック源と発振方式

クロック源は外部水晶発振子(XTAL)と内部RC発振器に大別される。水晶はQ値が高く周波数安定度と位相雑音に優れる一方、起動時間とコストが増す。RCは起動が速く省部品だが温度・電圧依存性が大きい。さらに高安定が必要な用途では温度補償型(TCXO)、恒温槽型(OCXO)が用いられる。多くのマイコン/SoCは位相同期回路(PLL)と逓倍/分周器を内蔵し、単一基準周波数からCPU、バス、ペリフェラルへ目的周波数を合成する。

クロックツリーと分配

クロックはソースから各ドメインへツリー状に配線される。配線遅延差によるスキューはセットアップ/ホールド時間を圧迫し、タイミング違反の原因となる。そのためバッファ挿入、Hツリー配線、差動配線(LVDS、CML)や終端設計により波形整合と遅延均一化を図る。基板ではリターンパスの連続性を保ち、リファレンスプレーンの分割跨ぎを避けることがジッタ増大やEMI悪化の抑制に有効である。

ジッタと位相雑音

ジッタはエッジの時間ゆらぎで、ランダムジッタ(RJ)と確定ジッタ(DJ)に分けられる。高速度SERDESやA/D変換器ではジッタが直接SNRやアイダイアグラム開口に影響する。周波数領域では位相雑音として評価され、PLLのループ帯域、電源リップル、クロストーク、GNDバウンスなどが支配要因である。低ジッタ化にはクリーンな基準、低ノイズLDOの採用、ループフィルタ定数の適正化、クロック配線のアイソレーションが有効である。

同期設計とクロックドメイン

デジタル設計では同期式回路を基本とし、フリップフロップに対するセットアップ/ホールド時間がクロック周期とスキュー内で満足されるよう時相を管理する。非同期信号の取り込みや異なる周波数のドメイン間ではメタスタビリティの危険があるため、2段FF同期、Asynchronous FIFO、ハンドシェイクプロトコルなどのクロックドメインクロッシング(CDC)手法が必須である。

電力とEMIの観点

クロックは切替損失を生み出すため、消費電力と発熱の主要因となる。動的電力は概ねC×V²×fに比例し、周波数と電圧の同時制御(DVFS)やブロック単位のクロックゲーティングで削減する。EMI対策としてはスプレッドスペクトラム(SSC)によるピーク抑圧、立上り/立下り制御、帰還ループの安定化、基板スタック最適化、シールドと適切なグラウンド設計が効果的である。

タイミング仕様と品位指標

  • 周波数精度/安定度：温度範囲、経年変化、負荷変動に対する偏差。
  • デューティ比：50%が理想だが、許容範囲が規定される。
  • 立上り/立下り時間：入力閾値を迅速に通過し誤動作を防ぐ。
  • スキュー：同一クロックの配線遅延差。クロックツリーで最小化。
  • ジッタ：RMS/ピーク・ピークで定量化。SERDESやADCで重要。
  • 位相雑音：PLLや発振器の雑音特性を示すスペクトル指標。

マイコン/SoCにおけるクロック制御

多くのマイコンはHSI/LSIなどの内部RCとHSE/LSEなどの外部発振子を選択でき、起動後にPLLで逓倍し各ペリフェラルへ分配する。ブート時は安全な低速クロックで立上げ、外部水晶安定後に本番周波数へ切替えるのが一般的である。外部インタフェース(SPI、I2C、UART等)はソースクロックから分周して規格のビットレートに整合させ、USBやPCIeなどの高速リンクでは位相整合とジッタ管理が厳格に求められる。

計測と検証

実機評価では周波数カウンタ、スペクトラムアナライザ、位相雑音測定器、オシロスコープのタイムインターバル解析(TIE)を用いてクロック品位を確認する。プロービングは負荷劣化を招くため、高インピーダンスプローブや差動測定、適正なリターンパスの確保が重要である。PLLのループ応答はボード上ノイズの影響を受けるため、電源インピーダンスとデカップリング配置の最適化を併せて検証する。

リアルタイム性とスケジューリング

リアルタイムシステムではタスク周期や割込み応答がクロック周波数に依存する。タイマ/カウンタはソースクロックを分周して周期割込みを生成し、OSのティックやPWM生成、デッドライン監視に用いる。周波数変更を行うDVFS動作ではタイムベースの再較正が必要であり、スリープ/ウェイク時のクロック停止やリロック時間がレイテンシへ与える影響を考慮する。

設計指針の要点

  • 用途に応じたクロック源選定：性能重視なら水晶/TCXO、起動・コスト重視ならRC。
  • PLLと分周の計画：必要なドメイン周波数を最小ジッタで得る構成を選ぶ。
  • 配線/電源の静粛化：連続GND、短いリターン、適切な終端、低ノイズ電源。
  • CDCの徹底：非同期境界に同期回路やFIFOを配置しメタスタビリティを低減。
  • 電力/EMI最適化：ゲーティング、DVFS、SSC、立上り制御で全体の均衡を取る。

用語の整理

周波数は1周期あたりの回数(Hz)、位相は基準に対する時間的ずれ、デューティ比は高レベル時間の割合である。ジッタは時間領域のゆらぎ、位相雑音は周波数領域の表現であり相互に対応する概念である。スキューは同一クロックの空間的な到達差で、静的タイミング解析(Static Timing Analysis)で評価される。

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