電源シーケンス｜立ち上げ順序で装置を保護

2025.09.27

電源シーケンス

電源シーケンスとは、複数の電源レール（例：コア、I/O、アナログ、メモリ）を所定の順序とタイミングで投入・遮断する設計と制御である。半導体デバイスは立上がり順序や立下り順序、立上がり時間、電圧精度、パワーグッド（PG）判定などの条件を満たさないとラッチアップ、逆流（バックパワー）、不安定発振、メモリ破損などの障害を起こす。特にFPGA/SoC、DDR、アナログ高精度回路では厳密な制御が要求され、PMIC、ディスクリート回路、マイコン/GPIOなどを用いて実装する。

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目的と要求事項

主目的はデバイス保護と機能安定である。代表的要求は①順序（例：コア→I/O→アナログ）、②タイミング（最小/最大ディレイ、重なり許容）、③閾値（PG、UVLO）、④過渡応答（ラッシュカレント抑制、スルーレート制限）、⑤停止順序（不揮発メモリ書込み完了後の遮断）である。これらはデータシートの“Power Sequence”や“Absolute Maximum Ratings”に明記されることが多い。

方式の分類

方式は大別して「デイジーチェーン」「トラッキング」「同時投入＋PG監視」である。デイジーチェーンは上流PGで次段を許可する単純方式、トラッキングは複数レールの電圧比やスルーレートを一致させる方式、同時投入は個別PGで論理合成して起動を判定する方式である。PMICや“sequencer IC”は可変ディレイ、ランプ制御、フォールトラッチ、リトライ回数などを内蔵する。

実装要素（ハードウェア）

  • RCディレイ＋MOSFET：廉価で小規模に有効。ただし温度・ばらつき依存が大きい。
  • PGチェーン：各レギュレータのPGを次段ENへ接続し順序化する。
  • PMIC/専用シーケンサIC：多出力、ソフトスタート、フォールト処理、テレメトリを一括管理。
  • マイコン/GPIO：ADCで電圧監視しENを制御。柔軟だが起動時の自己電源確保に注意。
  • 理想ダイオード/ORing FET：逆流防止、熱暴走抑止に有効。

設計手順

手順は①要件収集（各ICの順序・電圧・電流・許容重なり）、②タイムチャート作成（投入/遮断、t_rise/t_fall、ディレイ、PG閾値）、③ラッシュ電流計算（C_load、dv/dt、ソフトスタート設定）、④監視・フォールト設計（UVLO/OVP、過電流、タイムアウト）、⑤安全停止（NVM書込みやファイルシステムのフラッシュ完了後の遮断）である。

タイミング指標と用語

t_riseは立上がり時間、slew rateは電圧の傾き（V/s）である。PGは規定電圧達成と安定時間を示し、UVLOは電圧低下で自動停止する機構である。プリチャージ電圧の異なるレールを接続する際はボディダイオード経由の逆流に注意する。ディスチャージ回路を設け、停止時の残留電荷を速やかに抜くと順序が安定する。

評価と検証

評価ではオシロスコープで全レール電圧、EN、PG、電流波形を同時観測する。温度（低温/高温）、入力電源ばらつき、負荷変動、ホットプラグ、スロースタート/ファストスタート、リトライ動作、突入電流のピークなどワースト条件を網羅する。EMIを抑えるためスルーレートやスイッチング周波数、レイアウトの帰還ループ長も確認する。

基板レイアウトの注意

電源面は低インピーダンスで連続させ、帰路（リターン）を短くする。アナログ/デジタルを分離しつつ一点で接続する。PGやENの論理線はノイズ影響を受けやすいためガード配線やプルアップ/プルダウンに配慮する。デカップリングはICピン至近、最小ループ、容量値の分割（0.1 µF＋1 µF＋10 µF）を基本とする。

停止シーケンスとバックパワー対策

停止は起動の逆順が原則で、I/O→コアの順で落とすなどデバイス仕様に従う。未停止レールから信号ピンを介した漏れ込み（バックパワー）を避けるため、シリーズ抵抗、電流制限、ORing FET、レベルシフタのディセーブル順序を設ける。USBや通信線は相手機器からの給電有無にも留意する。

ソフトウェア連携

OSの起動・シャットダウン、ドライバのプローブ順序、リセット配線、GPIO制御は電源シーケンス要件と整合させる。電圧テレメトリをI2C/PMBusで取得し、ログとフォールトコードを保存すると現場解析が容易になる。サスペンド/レジュームでは保持レールと再投入レールを分け、ウェイク条件と復帰時のランプを定義する。

よくある失敗モード

  • PG閾値不一致：PGが早すぎて次段が不安定に。
  • 過大ラッシュ：入力電源のドロップで他レールがリセット。
  • 逆流・ラッチアップ：I/Oのみ給電で内部保護素子が導通。
  • 温度ドリフト：RC遅延が規格外へ逸脱。
  • 評価不足：立下り順序未検証でメモリ破損。

ドキュメント化のポイント

タイムチャート、レール仕様表（定格、許容範囲、slew、PG閾値、ディレイ、フォールト処理）、試験項目表、異常時シーケンス図、現場復旧手順をセットで管理する。設計変更時はPGロジックとレイアウトの両方を改版し、波形エビデンスを更新する。

小規模機器の簡易化テクニック

レール数が少ない場合、PG直列とアクティブディスチャージ、スルーレート制御付きLDO/DC-DCで十分なことが多い。将来拡張を見込むならPMICに統合し、未使用チャネルは無効化しておくと設計の再利用性が高い。

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