シリコン貫通電極｜半導体を垂直に繋ぐ3次元実装の核心技術

シリコン貫通電極

シリコン貫通電極（Through-Silicon Via、TSV）とは、半導体チップの内部を垂直に貫通する形で形成された電極のことである。従来のワイヤボンディングやフリップチップ接続といった平面的な実装技術に対し、チップを垂直方向に積層し、各層を最短距離で電気的に接続する3D実装（三次元集積技術）を実現するための基幹技術として位置づけられている。ムーアの法則による微細化が物理的限界に近づく中、この技術はデバイスの小型化、動作速度の高速化、および消費電力の低減を同時に達成できるため、高性能コンピューティングやモバイル機器、イメージセンサーなどの製造業において不可欠な要素となっている。

シリコン貫通電極の構造と基本原理

シリコン貫通電極は、その名の通りシリコンウェーハの厚み方向を貫通する微細なビア（穴）内に導電性材料を充填した構造を持つ。一般的な構造は、シリコン基板と導電体との短絡を防ぐための絶縁体層（SiO2など）、導電材料の拡散を防止するバリアメタル層（TiやTiN）、そして電気を流すための中心部（主に銅やタングステン）で構成される。この垂直な接続路により、チップ間の配線長を従来の数ミリメートル単位から数十マイクロメートル単位へと大幅に短縮することが可能となり、信号遅延の原因となる抵抗および容量（RC遅延）の劇的な改善が図られている。電極の直径は用途により異なるが、先端プロセスでは1マイクロメートルから10マイクロメートル程度の微細な径が実用化されている。

製造プロセスと形成手法

シリコン貫通電極の製造工程は、電極を形成するタイミングによって大きく3つの方式に分類される。これらは、前工程（FEOL）から後工程（BEOL）のどの段階でビアを作成するかにより決定され、集積回路の設計思想やコスト、性能要求に深く関わっている。現在、最も普及しているのはVia-middle方式であり、CMOSプロセスとの整合性が高い点が特徴である。

• Via-first：トランジスタなどの素子形成よりも前にビアを形成する手法。高温の熱処理プロセスに耐える必要があるため、充填材料には高融点のタングステンやポリシリコンが用いられる。
• Via-middle：素子形成後、金属配線工程（BEOL）の前にビアを形成する手法。リソグラフィ技術を用いて精密な位置合わせが行われ、高い接続密度を確保できるため、HBMなどの高性能メモリに採用される。
• Via-last：すべての回路形成が終わった後、あるいはチップを薄化した後に裏面からビアを形成する手法。既存のチップ設計を流用しやすく、イメージセンサーの実装などに適している。

穴あけと充填の微細加工技術

シリコン貫通電極の形成における最大の技術的難所は、高アスペクト比（深さと径の比率）を持つ穴の作成と、その内部への欠陥のない金属充填である。穴あけ工程では、プラズマを用いたドライエッチングの一種である「ボッシュプロセス」が多用される。これはエッチングと保護膜形成を交互に繰り返すことで、垂直性の高い深い溝をシリコン内部に掘り進める技術である。その後の充填工程では、電解めっき法が主に使用されるが、微細な穴の底部から隙間なく金属を成長させる「ボトムアップ成長」を実現するために、抑制剤や促進剤といった添加剤の精密な化学制御が要求される。充填後の余剰な金属は、化学機械研磨（CMP）によって平坦化される。

3D実装によるメリットと付加価値

シリコン貫通電極を採用することで得られるメリットは多岐にわたり、現代の電子機器の進化を支えている。従来の横並びの実装と比較して、同じ面積により多くの機能を詰め込めるだけでなく、電気的特性の向上による高速通信が可能となる。具体的な利点は以下の通りである。

主な応用分野と実用例

現在、シリコン貫通電極が最も活発に利用されている分野の一つが、HBM（High Bandwidth Memory：高帯域幅メモリ）である。これはDRAMチップを4層から12層程度積層し、シリコン貫通電極で並列に接続することで、グラフィックス処理やAI演算に必要な膨大なデータ転送を実現するものである。また、スマートフォン等に搭載される裏面照射型CMOSイメージセンサーにおいても、受光部チップと信号処理回路チップを最短で接続し、高速な画像読み出しを実現するために本技術が導入されている。近年では、異種チップをインターポーザ上に搭載する2.5D実装技術とも組み合わされ、サーバー用CPUやGPUの高性能化を牽引している。