QFN
QFNは「Quad Flat No-lead」の略称であり、側面リードを持たない面実装型パッケージである。パッケージ底面に露出した端子と熱拡散用の大面積パッド（エクスポーズドパッド、EP）を備え、低背・軽量・低寄生成分を特長とする。リードフレーム系でありながら実装占有面積を抑え、アナログ、RF、電源IC、センサ用フロントエンドなど幅広い用途で採用されている。外形は正方形または長方形が一般的で、端子数は数ピン〜数十ピンまで多様である。実装はリフローはんだ付けを用いる。
構造と材料
QFNは銅リードフレーム上にダイアタッチしたシリコンダイをエポキシ樹脂でモールドした構造である。側面に実リードはなく、パッケージ下面のメタル端子（ランド）を通じてPCBと電気的・機械的に接続される。中央のEPはダイ接地（GND）や放熱の要となり、ビアで内層ヒートスプレッダに接続する設計が推奨される。
端子メタルフィニッシュ
端子表面はNi/Pd/AuやAgなどが採用される。濡れ性や保存性、ボンディングワイヤとの親和性に影響するため、部材仕様の確認が重要である。
電気的特性上の利点
QFNはリードが短く寄生成分（L、C）が小さいため、高周波や高速信号での反射・リンギングを抑制できる。パッケージ外周直近でグラウンドを多点配置できるため、リターンパスが短くEMI抑制にも有利である。
RF/アナログ用途
EPをGNDに接続することで基板側に広いリターンプレーンを確保でき、シールド効果と熱拡散を両立できる。インピーダンス整合のためのパッド長・トレース長管理が肝要である。
熱設計と放熱
EP直下にサーマルビアをアレイ状に配置し、内部銅箔へ熱を拡散させる。ビア径・ピッチ・スルーホールのめっき厚は熱抵抗とボイド発生率のトレードオフで最適化する。銅箔面積の拡大、複数層への熱拡散、スロット/ソリッドのGNDビア活用が実効的である。
サーマルパッドのはんだ量制御
EP下の過剰なはんだは浮き（スタンドオフ増大）やボイド率悪化を招く。ステンシルは開口分割（ウィンドウペースト）を行い、面積比と厚みでEP下体積を管理する。
実装設計（PCB）
ランドパターンはメーカー推奨を基準に、実装ラインのはんだペースト、ステンシル厚、部品許容差を加味して最適化する。外周端子はランド延長を最小限とし、はみ出し過多を避ける。ソルダレジストはマスク定義（SMD）を基本とし、ランド間のブリッジ抑制を図る。
リフロー条件
プロファイルは合金種（Sn-Ag-Cu等）と部材耐熱に合わせる。予熱で溶剤を適正に揮発させ、ピーク時の過熱と滞留時間超過を避ける。EP下のボイド対策として窒素雰囲気や真空リフローを検討する。
検査・信頼性
QFNは側面リードがないため目視検査に限界がある。X-ray検査でEP下や端子下面のはんだ接合を評価する。温度サイクル、湿熱、曲げストレスに対するはんだ接合信頼性は、EP面積、基板厚、銅箔厚およびアンダーフィルの有無で変化する。
コプラナリティと反り
薄型で反りの影響を受けやすい。保管条件、プリベーク、パネル設計で反りを抑え、実装ギャップを均一化する。
命名・バリエーション
表記は「QFN-32」「3×3-0.5P」など外形寸法・端子数・ピッチで示される。長方形の「WQFN」、二辺のみの「DFN」（Dual Flat No-lead）、パッケージ四辺リードの「QFP」と区別される。メーカーによりMLF等の商標名が使われることがある。
ピン1マークとシルク
ピン1は面取り、ドット、ベベル等で示される。PCB側シルク/銅マークと一致させ、実装時の取り違えを防止する。
設計留意点（レイアウト）
- GNDリングを外周に形成し、EPと多点で接続する。
- 高dI/dtピンは最短でデカップリングCへ接続し、ループ面積を最小化する。
- 感度の高いアナログピンはデジタル/スイッチング領域から隔離する。
- 差動ペアは等長・等間隔を守り、EP接地面との距離でインピーダンスを管理する。
ランド仕上げと表面処理
PCB側はENIGやOSPなどの表面処理を選定する。微細ピッチではパッド平坦性と濡れ性のバランスが歩留まりに影響する。
実装不良と対策
代表的不良はブリッジ、未はんだ、ボイド、浮きである。ステンシル開口の最適化、レジストクリアランス調整、ペースト粘度管理、リフロープロファイル調整、窒素化などで改善する。EPと外周端子の体積配分を見直すことで同時に解決する場合が多い。
リワーク
QFNのリワークはホットエアまたはリワークステーションで行う。EP下の濡れを確保するため、事前に残渣除去とペースト再印刷を行い、温度プロファイルを部品公差内に合わせる。
他パッケージとの比較観点
QFNはQFPより低背・低インダクタンスであり、BGAよりも実装・検査容易性が高い一方、端子数拡張性ではBGAに劣る。発熱密度が高いICではEP設計の巧拙が性能を左右する。
信号完全性（SI/PI）
外周近傍のGND配置と短いボンドワイヤ長により、SI/PIの面で有利である。電源系は多点ビア接続とプレーン近接で低インピーダンス化する。
実装ドキュメントの要点
フットプリント図、ステンシル仕様、リフロープロファイル、X-ray判定基準、サーマルビア設計指針、保管・MSL（Moisture Sensitivity Level）管理を整備し、製造現場と共有することが品質安定に直結する。
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