DFT（Design for Test）｜テスト容易化設計で品質と効率を高める

DFT(Design for Test)

DFT(Design for Test)は、半導体や電子システムに対して製造後の検査を容易かつ高信頼に実施できるよう、設計段階で観測点・制御点・専用回路を組み込む設計手法である。歩留まり分析、品質保証、フィールド故障の低減、出荷前スクリーニングの高速化を狙い、テスタ時間の短縮とテストカバレッジの向上を同時に達成することを目的とする。DFTは論理合成や配置配線と密接に関係し、面積・遅延・消費電力への影響を最小化しつつ、量産時の検査容易性を高めるための体系的な技術群である。

Table Of Contents

DFT(Design for Test)

目的と効果

DFTの主要目的は、（1）製造欠陥の検出率向上、（2）テストパターンの削減によるコスト低減、（3）不良解析・リペアの効率化である。特に大規模SoCでは、内部状態が外部ピンから直接観測できないため、スキャン設計や内蔵自己テストにより可観測性・可制御性を人工的に高める。これによりDPPM低減、信頼性の向上、初期故障の早期発見が可能となる。

主要技術（デジタル）

スキャン設計：フリップフロップをチェーン化してシフト可能にし、ATPGパターンで内部ノードを制御・観測する。
テスト圧縮：オンチップ圧縮/展開（EDT等）でパターン数と外部I/O要件を大幅に削減する。
LBIST：PRPG/MISRによる擬似乱数テストで、量産テストやフィールド自己診断を高速化する。
メモリBIST/BISR：SRAM/ROMに対するマーチ系アルゴリズムと冗長修復により、歩留まりを改善する。
バウンダリスキャン：JTAG(IEEE 1149.1)でピン境界にセルを設け、基板レベルの接続検査を容易化する。

アナログ/混載向けDFT

A/D・D/Aループバック、内蔵基準源の切替、シグネチャ解析、オンチップセンサ活用などで観測性を確保する。デジタル同様にテストモードを設け、通常動作と切り替わるスイッチングや誤動作防止の隔離設計が要点となる。

故障モデルとカバレッジ

代表的な故障モデルは、スタックアット、トランジション、パス遅延、ブリッジ、セルアウェア等である。ATPGはモデルに基づき検出パターンを生成し、故障シミュレーションで有効性を評価する。最終的にはテストカバレッジ（%）と品質指標（DPPM）を結び付け、必要品質に対する十分性を定量確認する。

代表的な指標

故障カバレッジ：対象故障の検出割合。量産品質の第一近似指標となる。
パターン数/テスタ時間：コストとスループットを支配するため重要である。
Xマスキング率：未知値(X)の扱い最適化は圧縮効率とカバレッジに直結する。

設計への影響とトレードオフ

DFT挿入は面積増加、遅延・配線混雑、テスト時の電力増大を招く可能性がある。特にスキャンシフト時の同時切替によるIRドロップ/EMI、キャプチャクロックでのピーク電流、マルチドメイン間のレベルシフタ経由パスなどが要注意点である。クロックゲーティング・パワーゲーティングを考慮したスキャン計画、チェーン分割、低パワーパターンの活用が有効である。

開発フローへの統合

設計初期：DFT方針（対象カバレッジ、圧縮方式、BIST要否、JTAG）を決定する。
論理合成/DFT挿入：スキャン置換、チェーン構成、テストモード制約を反映する。
配置配線/STA：スキャン/機能双方のタイミングを満たし、テストクロック配線を最適化する。
ATPG/シミュレーション：制約下でパターン生成し、故障シミュレーションで品質を検証する。
量産立上げ：テスタプログラム化、歩留まり/不良解析、パターン最適化を継続する。

基板・システムレベル検査

バウンダリスキャンは基板配線のショート/オープン検出に有効で、フライングプローブやICTの補完となる。SoC内部DFTとJTAGを連携させ、システム起動前診断や現場保守まで含めた階層的テストを実現する。

セキュリティと機能安全

スキャンチェーンは内部状態露出のリスクを持つため、ロック&キー、暗号化、デバッグアクセス制御が必要である。LBISTはISO 26262等の機能安全で要求される自己診断を満たす手段として有効で、診断カバレッジや故障検出時間の設計値に直結する。

実務の勘所

非同期リセット/ラッチの扱いを明確化し、テストモードでの不安定状態を回避する。
CDC境界でのスキャン連結は同期化かドメイン分割で安全性を確保する。
アナログ混載ではテストスイッチの寄生とノイズ経路を初期から見込む。
テスタ秒コストをKPI化し、カバレッジとの最適点を設計初期に決める。