サリサイドプロセス
サリサイドプロセス（salicide process）とは、MOSFETなどの半導体デバイスにおいて、ゲート電極・ソース領域・ドレイン領域のシリコン露出面に対し、リソグラフィによるパターニングなしに自己整合的に金属シリサイドを形成する技術である。”salicide”は “self-aligned silicide” を短縮した造語であり、日本語では「自己整合シリサイド」とも呼ばれる。デバイスの活性領域での遷移金属薄膜とシリコンとの固相反応を利用し、アニーリングと選択エッチングの工程を経て低抵抗な金属シリサイド接触を形成する。シリコンウェハ上に形成された絶縁体（SiO2や窒化ケイ素など）とは遷移金属が反応しないため、活性領域のみに選択的にシリサイドが形成される。これにより、ゲート電極のシート抵抗低減と、ソース・ドレイン部のコンタクト抵抗低減を同時に実現でき、CMOSデバイスの高速化・低消費電力化に不可欠な工程として現代の半導体製造プロセスに広く組み込まれている。
背景と目的
半導体デバイスの微細化が進むにつれ、ソース・ドレイン拡散層の浅接合化が求められる一方で、その領域のシート抵抗やコンタクト抵抗が増大するという問題が顕在化した。従来のポリシリコンゲートプロセスでは、ゲート電極やソース・ドレイン上への金属配線接続にはフォトリソグラフィによる開口形成が必要であり、微細化とともに位置合わせ精度の確保が困難になっていた。サリサイドプロセスはこうした課題を根本的に解決するために開発された技術であり、露光・パターニングを用いずにデバイスの活性領域だけに低抵抗シリサイドを自己整合的に形成できる点が最大の特長である。ゲート抵抗・ソースドレイン抵抗・コンタクト抵抗のすべてを一括して低減できるため、プロセス工程数の削減と特性改善の両立が図れる。
基本プロセスフロー
サリサイドプロセスの基本工程は次のステップで構成される。まず、MOSFETのゲート側壁にサイドウォールスペーサ（側壁絶縁膜）を形成した状態のウェハ表面に対し、スパッタリング法などにより遷移金属薄膜を均一に堆積する。次に、ウェハをアニール（熱処理）することで、遷移金属とシリコンが接する活性領域でのみ固相反応が進行し、金属シリサイドが形成される。絶縁体（SiO2・Si3N4など）上では遷移金属がシリコンと反応しないため、シリサイドは形成されない。その後、薬液（過酸化水素水と硫酸の混合液など）による選択ウェットエッチングを行い、未反応の遷移金属を除去する。これにより、ゲート電極・ソース・ドレインの各活性領域にのみシリサイドが残存する。必要に応じて第二アニールを行い、シリサイドの相を安定化させた後、プロセスは完了する。
- サイドウォールスペーサ形成済みのMOSFETウェハを準備する
- 遷移金属薄膜（Ti・Co・Niなど）をスパッタリングで全面堆積する
- 第一アニールにより活性領域のSiと遷移金属を固相反応させシリサイドを形成する
- 選択ウェットエッチングで未反応の遷移金属を除去する
- 必要に応じて第二アニールでシリサイド相を安定化させる
使用される遷移金属と材料特性
サリサイドプロセスで使われる遷移金属には、チタン（Ti）・コバルト（Co）・ニッケル（Ni）・白金（Pt）・タングステン（W）などがある。それぞれが形成するシリサイドの物性は大きく異なり、プロセス世代や用途に応じて選択される。チタンサリサイド（TiSi2）は比抵抗が低く初期に広く使われたが、微細なラインでは高抵抗のC49相から低抵抗のC54相への相変態が起きにくくなる「ナローライン効果」が問題となる。コバルトサリサイド（CoSi2）はラインサイズ依存性が小さく、0.18 μm世代で主流となったが、酸化されやすい欠点がある。ニッケルサリサイド（NiSi）は400℃以下の低温で形成でき、浅い接合への適用に有利なため、90 nm以降の微細世代に広く採用されている。ただし、NiSiは熱安定性がTiSi2やCoSi2より低く、高温処理で比抵抗の高いNiSi2へ相変態する問題がある。
| シリサイド材料 | 代表比抵抗（μΩ·cm） | 形成温度の目安 | 主な適用世代 |
|---|---|---|---|
| TiSi2（C54相） | 13〜20 | 800℃以上 | 0.5〜0.25 μm世代 |
| CoSi2 | 14〜20 | 700〜800℃ | 0.25〜0.13 μm世代 |
| NiSi | 10〜18 | 400〜600℃ | 90 nm以降の世代 |
自己整合性のメカニズム
サリサイドプロセスの最大の特長である「自己整合性」は、遷移金属がシリコンとのみ反応し、SiO2や Si3N4などの絶縁物質とは反応しないという材料の選択的反応性に基づいている。MOSFETのゲート側壁に形成されたサイドウォールスペーサはSi3N4やSiO2で構成されているため、金属堆積後の熱処理ではゲート電極上とソース・ドレインのシリコン露出面にのみシリサイドが形成され、スペーサ上には形成されない。この性質がゲートとソース・ドレイン間の電気的短絡を防ぎ、フォトリソグラフィなしに活性領域だけを低抵抗化することを可能にしている。自己整合性を維持するには、スペーサの完全性と表面清浄度の管理が極めて重要であり、シリコン露出面の自然酸化膜をHF処理などで除去したうえで金属堆積を行うことが必要となる。
プロセス上の課題
サリサイドプロセスの実用化においてはいくつかの課題が存在する。第一に、金属とシリコンの反応で生成される化合物の相制御である。例えばコバルトはシリコンとCo2Si・CoSi・CoSi2を生成するが、低抵抗な電気接触として機能するのはCoSi2だけであるため、アニール条件を精密に制御して所望の相を選択的に形成する必要がある。第二に、ゲートの側面下部への横方向成長（ブリッジング）の問題があり、シリサイドがスペーサをまたいでゲートとソース・ドレイン間に形成されると短絡を招く。第三に、浅い接合との整合性の問題がある。シリサイド形成時にシリコンが消費されるため、接合深さよりもシリコン消費量が大きくなるとリーク電流が増大する。NiSiでのコンタクト抵抗低減は浅接合に有利だが、熱安定性の問題から後工程の熱処理温度管理が重要となる。
ナローライン効果（TiSi2固有の問題）
TiSi2を用いるサリサイドプロセスでは、ラインサイズが微細化するにつれ低抵抗のC54-TiSi2相が形成されにくくなる「ナローライン効果」が顕在化する。C54相への転換はC49-TiSi2を核生成サイトとする相変態により進むが、ゲート電極幅が狭くなると単位長さあたりの核生成サイト数が減少し、変態が不完全となる。その結果、高抵抗のC49相が残存してゲート抵抗が急激に上昇する。この問題が0.18 μm世代以降でTiSi2からCoSi2への移行が進んだ主な理由の一つである。
CMOSプロセスへの統合
サリサイドプロセスをCMOSプロセスに統合する際には、nMOSとpMOSの両素子へ同時にシリサイドを形成しつつ、各素子の特性を損なわないよう工程を最適化する必要がある。特にNiSiの場合、pMOS領域のSiGeソース・ドレインへの適用では格子ミスマッチによる問題が少なく、CoSi2と比較して相性がよいとされる。また、シリサイドを形成しない領域（抵抗素子など）には「サリサイドブロック（SAB）」と呼ばれる窒化膜マスクを形成してシリサイド化を防ぐ工程が設けられる。EDAツールによるデザインルール管理と合わせて、シリサイドと非シリサイド領域の境界精度を確保することがデバイス特性の均一性に直結する。
最新技術への発展
FinFETやGAA（Gate-All-Around）などの三次元トランジスタ構造においても、サリサイドプロセスの考え方は継承されている。フィン側面や極薄のシリコン膜に対してシリサイドを形成する場合、シリコン消費量の厳密な制御がさらに重要となり、シリサイド材料の選定や熱処理条件の最適化に関する研究が進められている。また、チタンやニッケルに微量の白金やアルミニウムを添加することでNiSiの熱安定性を向上させる取り組みも実用化されている。さらに、コンタクト抵抗のスケーリング限界に対応するため、シリサイドに代わるチタンナイトライド（TiN）や低仕事関数金属を用いたオーミックコンタクト技術の研究も活発であり、サリサイドプロセスは微細化の最前線で継続的な技術革新を迫られている。
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