ドレインソース耐圧
ドレインソース耐圧は、MOSFETなどの電力半導体でドレイン‐ソース間に印加できる最大の逆方向電圧を指し、データシートでは一般にV(BR)DSSまたはVDSSで規定される指標である。定格を超えると空乏層が接合を越えて拡大しアバランシェ降伏が発生、リーク電流の急増・熱暴走・素子破壊に至るため、電源回路やモータ駆動の安全設計で最重要パラメータの一つである。
定義と記号
V(BR)DSSはゲートを0Vまたは規定の負バイアスに固定し、ドレイン‐ソース間電圧を上昇させたとき、所定の降伏電流IDSSに達する電圧として定義される。一般に室温25℃で規定され、最小値（min）として保証される。シリコンMOSFETでは60V、100V、200V、600V、650V、900V、1200V級などのシリーズが流通しており、用途電圧に応じて選定する。
物理メカニズム
高電界下でのキャリアの衝突電離が主因である。ドリフト層厚みとドーピングを調整し、所望の耐圧を確保するが、耐圧を上げるとドリフト抵抗が増えRDS(on)が悪化しやすいというトレードオフがある。エッジ終端のフィールドプレートやガードリングで電界を均一化し、局所的な電界集中を避けることが実用デバイス設計の鍵である。
測定条件と規格の読み方
- ゲート条件：VGS=0V（または規定値）。
- 電流基準：降伏点を示すID（例：250μA等）。
- 温度：Ta=25℃が標準。高温では耐圧が低下する。
- 極性：Nチャネルは正VDS、Pチャネルは負VDSで規定。
データシート解釈の要点
カタログのV(BR)DSSは「最小保証値」であり、実個体はそれ以上を示すことが多いが、設計では最小値を基準に余裕を取る。IDSS（オフリーク）、Coss、RDS(on)、dv/dt耐性、アバランシェエネルギーEASなど関連項目を併読し、単なる静的耐圧だけでなく過渡サージへの強さを総合判断する。
設計マージンの指針
- 整流・PFC一次側：最大整流電圧×1.2〜1.8倍を目安（ラインサージ、リンギングを考慮）。
- モータ駆動・インダクティブ負荷：配線寄生Lとスイッチングdv/dtが作るオーバーシュートを実測し、V(BR)DSSの70〜80%以内に抑える。
- クランプ回路：RCスナバ、ツェナ/TVS、アクティブクランプでピークを制御。
温度・ばらつきの影響
温度上昇でシリコンの降伏電界は低下するため、V(BR)DSSは負の温度係数を示すことが多い。またロットばらつきや経年変化（ホットキャリア、界面欠陥）によりマージンが目減りする可能性がある。高温・高湿・高サイクルの信頼性試験（HTRB、H3TRB、パワーサイクル）を通じた検証が望ましい。
アバランシェとUIS耐量
定格超えが瞬間的に生じる場合、素子はアバランシェ動作で電圧を自己クランプする。これに対する耐量は単発EASや反復EAR、UIS（Unclamped Inductive Switching）試験で表される。V(BR)DSSが高いほど理論上アバランシェ耐量を取りやすいが、セル密度や熱抵抗、ボンディング設計にも強く依存する。
実装とレイアウトの注意
- 寄生インダクタンス低減：ソースケルビン配線、短く太い帰路、面実装でループ面積を縮小。
- スナバ/クランプ配置：素子近傍に配置し高dv/dt時のピーク抑制。
- 接地分離：パワーGNDと制御GNDを一点接続し、誤動作ゲートターンオンを防止。
他パラメータとの関係
高耐圧化は一般にRDS(on)の増加、Cossの低減、Qg（ゲートチャージ）の増減（構造依存）を伴う。高耐圧素子はターンオフ時のリンギングが出やすく、EMI対策としてゲート抵抗調整、スナバ、ソフトスイッチング（ZVS/ZCS）を併用すると良い。
SiC・GaNデバイスの特性
SiC MOSFETは同耐圧でRDS(on)を小さくでき、高温での耐圧低下が小さい。一方GaN HEMTは縦方向耐圧の定義や測定法がSiと異なる場合があり、データシートのオフステート耐圧（例：VDS max）と動作モード（エ nh / depl）を必ず確認する。
選定フローの実務
- 最大動作電圧とサージ実測から必要耐圧を算出。
- V(BR)DSSに対して20〜50%の設計余裕を設定。
- 損失（RDS(on)、スイッチング）、EMI、サイズ、コストで最適化。
- 過渡保護とレイアウトでオーバーシュートを管理し、実機で波形検証。
用語メモ
SOA（Safe Operating Area）はVDS‐IDの安全領域を示す。V(BR)DSS直下の領域でもパルス幅や温度で制約されるため、SOAカーブの読解は不可欠である。dv/dt耐性やミラー効果による誤点弧も耐圧破壊の誘因となるため、ゲートドライブ設計と合わせて評価する。
コメント（β版）