寄生容量｜高周波特性を左右する隠れ容量

2025.09.27

寄生容量

寄生容量とは、回路素子や配線、導体間に意図せず生じる静電容量であり、電気・電子回路の周波数特性、立上り時間、ノイズ結合、損失に影響を及ぼす現象である。導体間の電界により電荷が貯えられることで生じ、部品内部、実装配線、プリント基板(PCB)配線近接、筐体・シールド間など多様な起源を持つ。低周波では時定数の増大や利得低下を招き、高周波ではインピーダンスの低下や不要結合を増やすため、設計段階での定量化と抑制が不可欠である。

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物理的起源と基本式

寄生容量は、二導体間の面積A、間隔d、媒質の比誘電率εr(真空の誘電率ε0)により、C=ε0εr·A/dで近似される。導体が広く近接するほど大きく、誘電体が高誘電率ほど増加する。配線の並走、ビア密集、部品パッドとグランドの重なり、半導体内部のpn接合やゲート酸化膜が典型的な要因である。高dv/dtな信号はCを介して電荷移動i=C·dv/dtを生み、隣接回路へクロストークを誘発する。

等価回路モデルと時定数

実回路は理想素子に直並列の寄生成分を付加した等価回路で表す。入力ノードの寄生容量CinとソースインピーダンスRsは一次の低域通過(立上り遅延)を作り、時定数τ=Rs·Cinで立上り時間tr≈2.2τが見積もれる。増幅器のミラー効果では、トランジスタのCgdが利得により見掛け増大し帯域を狭める。フィルタではコーナー周波数が意図より低下し、発振条件や位相余裕にも影響する。

測定・推定手法

  • インピーダンスアナライザ：周波数掃引で容量性リアクタンスXc=1/(2πfC)を測定し、Cを抽出する。
  • LCRメータ：固定周波数で素子単体の寄生容量を直読する。
  • TDR(時間領域反射)：伝送線路の分布定数から単位長当たりのCを推定する。
  • ベクトルネットワークアナライザ：Sパラメータから等価Cモデルにフィットさせる。

デジタル回路への影響

高速デジタルでは、寄生容量が立上り・立下りを鈍化させ、セットアップ/ホールドの時間余裕を圧迫する。更に、隣接配線間の結合容量によりクロストーク(アグレッサ/ビクティム)が発生し、擬似パルスや閾値誤動作の原因となる。ドライバの出力抵抗と配線容量で形成されるRC遅延はファンアウト増大に比例して悪化するため、バッファ挿入や負荷分割が必要である。

アナログ・RF回路への影響

アナログ増幅器では、入力容量とソース抵抗が高域利得を下げ、出力容量と負荷で位相遅れを増やす。オペアンプでは入力容量と帰還抵抗でゼロ/極が生じ、発振余地を高めることがある。RFでは、パッドやパッケージの寄生容量が共振周波数を低下させ、整合ずれ(S11悪化)やQ低下を招く。共振回路のf0=1/(2π√(LC))に対してCの微増がf0を顕著に下げるため、QFN/DFNなど低寄生パッケージやフリップチップが選好される。

半導体デバイスにおける寄生容量

MOSFETではCgs、Cgd、Cdsが支配的で、特にCgdはミラー容量としてスイッチング損失やターンオン/オフ遅延を増やす。ゲート電荷Qg=∫i dtはCの面で総合指標であり、小さなQgは高速・低損失に有利。ダイオードでは接合容量Cjが逆回復時の電流波形を歪める。BJTはCbe、Cbcが高周波での利得降下を決め、fTの上限を規定する。これら寄生容量の低減は、チャネル長短縮、セル配置最適化、低k絶縁膜採用、エッジ構造改良などのプロセスで図られる。

電力変換器・スイッチングの観点

DC-DCやインバータでは、スイッチの寄生容量と配線容量がハードスイッチング損失P≈0.5·Ceq·V²·fswを与える。高dv/dtによるコモンモード電流が絶縁間結合を通じてEMIを増大させるため、スナバ(RC/RC-diode)、アクティブクランプ、ZVS/ZCSのソフトスイッチングでエネルギをリサイクルしながら電圧・電流重なりを減らす。GaN/SiCでは素子内の寄生容量が小さい一方、dv/dtが極めて高く外部配線のCが支配的になりやすい。

PCBレイアウトにおける抑制策

  1. 導体間距離の確保：並走配線間隔を広げ、層間の不要な重なりを避ける。
  2. 参照プレーンの最適化：信号直下に連続GNDを配置し、リターン経路を短く保つ。
  3. パッド・ビアの最小化：過大なアニュラリングや不要ビアを削減し、パッド直下のプレーン開口でCを抑える。
  4. スタックアップ設計：低εr材や薄銅/適切な誘電厚で目標インピーダンスと低寄生容量の両立を図る。
  5. 差動配線：被結合を相殺し、外乱に強い経路を構成する。

回路手法と部品選定

ソース抵抗を小さくしドライバを強化、必要に応じてシリーズ抵抗でリンギングとEMIを折衷制御する。入力にバッファ/エミッタフォロワを挿入して駆動力を確保する。ダイオードは低Cjのショットキーを選択、MOSFETは低Qg/低Coss品を採用する。コンデンサの実装ではESL/ESRと同時に実際の取り付けで生じる寄生容量を考慮し、デカップリングは小容量を近接多点配置して広帯域を確保する。

伝送線路・ケーブルの観点

高速配線は分布定数線路として扱い、単位長容量C′とインダクタンスL′が特性インピーダンスZ0=√(L′/C′)を定める。終端不整合は反射を生み、見かけの寄生容量が変化したかのように立上りを悪化させる。シリーズ終端、並列終端、AC終端を適用し、リターン電流が流れる参照面の連続性を保持することが重要である。

簡易計算と設計目安

  • RC遅延：τ=Rsrc·Cload。立上り時間は概ねtr≈2.2τ。
  • クロストーク推定：結合容量Ccに対し、妨害電流はi≈Cc·dv/dt。
  • スイッチング損失：Esw≈0.5·Ceq·V²、総損失P≈Esw·fsw。
  • 高域利得低下：fH≈1/(2π·Rsource·Cin)。

実務的な検証フロー

(1)回路/PCBのクリティカルノードを抽出し、(2)等価モデルで寄生容量を見積、(3)SPICEで感度解析を実施、(4)試作基板でVNA/TDRや時間波形を取得、(5)差分比較で原因を特定、(6)レイアウト/部品を改訂して再評価する。設計初期の見積と後段の計測をループ化することで、量産時の周波数応答やEMIの安定性が飛躍的に向上する。

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