ラッチアップ
ラッチアップはCMOS回路における大電流の経路が意図せず形成される現象を指す。PNPとNPNの構造が内部でトリガーされることで過剰な電流が流れ、最悪の場合はLSI内部が破損し回路機能を喪失するリスクにつながる。高集積化と微細化が進む半導体製造の現場ではこの現象の回避が重要視されており、プロセス技術や保護回路など多方面の知見を総合して設計段階からリスクを低減する工夫が行われている。
現象と原理
ラッチアップは、MOSトランジスタを形成する半導体基板内部に寄生構造として存在する双極トランジスタが相互に正帰還を起こすことで生じる。具体的には、ソースやドレインの接合部がPNPまたはNPN型トランジスタのベース領域として機能し、高電位や過大な電流パルスによってこの寄生トランジスタが起動すると、基板内で電位バランスが崩れて大電流が継続的に流れる状態に至る。この状態を放置すると電源断や破損に至る可能性があるため、設計者は電源配線やウェル構造に関して十分に検討する必要がある。
さてさて半導体勉強会クイズの二問目で、薄膜SOI技術で1200V保証を世界で唯一インフィニオンだけが実現してることに触れました
どのような製品かというと、上アームIGBT／MOSのゲートドライバICです
SOI化で負電圧サージやラッチアップ耐性向上、BSD内蔵、500kHz動作様々なメリットがあります https://t.co/e2pzB4MQXa pic.twitter.com/4Rxlx8CMOV— 五重 黄昏𝕏 (@arafifniharuwo) May 18, 2024
発生メカニズム
寄生構造のトランジスタは通常は動作しないよう設定されているが、ESD(Electrostatic Discharge)やパワーオン時の突入電流などの外的要因や、基板ノイズの蓄積がきっかけとなってラッチアップが発生する。特に、電源とグランドの間に強い電位差が瞬間的にかかった場合、MOS端子から少量の電流が寄生トランジスタをオン状態へ移行させてしまう。MOS回路の微細化が進むほど寄生領域が密集するため、軽微な外乱でもラッチアップが誘発されるリスクが高まるとされる。
インダクタンスがある素子は電流止めた瞬間に高電圧が発生する。対策しなければ繋がっている別の半導体デバイスとかでラッチアップが起きる。
— SuNone_rs (@sun_null_ptr) June 24, 2018
影響範囲
一度ラッチアップが起こると、ロジック部やI/O回路だけでなく、アナログブロックやメモリセルなど広範囲に影響が波及する危険がある。過大な電流が局所的な発熱を招き、半導体接合部の破壊や配線層の焼損など深刻な障害を引き起こすため、最悪の場合はチップ全体が再起不能となる。このため、微細プロセスを扱う製造現場では歩留まりと信頼性を確保するうえで、徹底したラッチアップ検証と防止策の導入が欠かせないといえる。
普通の導体は温度が上がると抵抗が増えるが、半導体デバイスは温度が上がると電気抵抗が下がる。この性質を知らないと半導体デバイスがラッチアップ->電流増加->熱で半導体の抵抗が下がる->短絡っていう熱暴走のプロセスに突入して最終的には回路が溶けるまで暴走する。
— SuNone_rs (@sun_null_ptr) February 17, 2022
対策と設計指針
高集積回路でラッチアップを防ぐためには、基板内部の寄生パスを断ち切る設計指針を導入することが基本となる。例えばウェルを独立させてサブストレートと絶縁したSOI(Silicon On Insulator)技術を採用すれば、寄生トランジスタの形成自体を抑制できる。また、ウェル周辺にガードリングを配置し、不要なトリガー電流をできるだけ早期に逃がすレイアウトも効果的とされる。さらに、パッドや電源ラインに保護回路を挿入してESDなど外部からの電圧ストレスを緩和することで、ラッチアップに至る閾値を上げることができる。
放射線強化電子メモリ実験に使われるVORAGO製のCortex-M0はHARDSILプロセスを使用。HARDSILはバルクCMOS半導体を放射線の影響から守るために開発された技術。どのFabで製造されたCMOSデバイスもHARDSILに変更可能で、デバイスをラッチアップから守る。 https://t.co/h4PYzP40Py
— nakamori akira (@AkiraAkiraNaka) April 5, 2017
プロセス技術
SOI基板の活用や複数ウェルの隔離構造など、製造プロセスレベルで寄生トランジスタの生成を極力避ける手段が研究されている。さらに、金属配線の配置を工夫して電源ラインや基板へのバイパス経路を適切に設定すれば、万が一ラッチアップが発生しても早期に電流をシャットダウンできる。近年はFinFETなど3D構造を伴うデバイスが普及しており、微細化と同時に寄生効果をどう管理するかがプロセス技術の重要なテーマとなっている。
保護回路
I/Oパッドや電源入力部には、ESD保護素子やクランプ回路などを組み込み、初期の電圧パルスや外乱電流を即座に吸収する設計が必須とされる。これらの保護回路はラッチアップのトリガー電流をカットし、内部回路まで電流が到達する前に逃がす役割を担う。製品によっては冗長構造を採用し、1つのルートが損傷してもバックアップ回路が機能するように設計される例もある。こうした保護回路の最適化は、高性能化と小型化を両立させる半導体製造の鍵となる。
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