スイッチングロス｜オンオフ遷移で発生する電力損失

スイッチングロス

スイッチングロスとは、パワー半導体がオン・オフを切り替える瞬間に、デバイス両端の電圧と電流が同時に重なって流れることで発生する損失である。代表例はMOSFETやIGBTのターンオン/ターンオフ時に生じる重なり損、出力容量放電（Coss）に伴う損、フリーホイール経路のダイオード（あるいはボディダイオード）の逆回復による損である。これらはスイッチング周波数fsに比例して増大し、効率・発熱・部品選定（放熱器、磁性部品、EMI対策）に直結するため、電源設計・モータ駆動設計における重要指標である。スイッチング速度を上げるほど伝導損は減り得るが、スイッチングロスやEMIが増えやすく、最適点の探索が鍵となる。

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定義と発生要因

スイッチングロスは、(1)ターンオン時に残留電圧が下がり切る前に電流が立ち上がる重なり、(2)ターンオフ時に電流が切れる前に電圧が立ち上がる重なり、(3)出力容量Cossの充放電、(4)逆回復電荷Qrrの消費、(5)ゲート駆動での充放電（損失の帰属はドライバ側）などから構成される。寄生インダクタンスやミラー効果により電圧・電流波形がリンギングし、エネルギ散逸が増える点にも注意する。

基本式と分解

周期あたりのエネルギ損失はEsw=Eon+Eoff+Eoss+Errと表せ、平均損失はPsw=Esw·fsである。近似的には矩形波重畳からE≈∫v(t)i(t)dtで積分評価する。データシートからは、定格条件のEon, Eoff, Qrr, Coss(V)を読み取り、実動作点への補正（電流・電圧・温度・ゲート抵抗・レイアウト）を行う。しばしばPoss≈½·Coss·V2·fs、ゲート損はPg≈Qg·Vg·fsと見積もる。

ハードスイッチングとソフトスイッチング

電圧・電流が有限値で交差するハードスイッチングではスイッチングロスが大きい。対して、ZVS（零電圧）やZCS（零電流）を満たすソフトスイッチングでは重なりが抑制され、特に高fsで有利となる。ただし共振タンクや循環電流、制御複雑性の増加を伴い、軽負荷効率や部品点数とのトレードオフが生じる。

デバイス別の特徴（MOSFET/IGBT/GaN/SiC）

  • MOSFET：低RDS(on)で導通損に強いが、Cossやミラー容量がスイッチングロスとEMIに影響。高耐圧ほどCoss非線形が顕著。
  • IGBT：飽和電圧により導通損が一定、ターンオフ尾を持ちスイッチングロスが増えやすいが大電力に適す。
  • GaN HEMT：極めて低いチャージ（Qgd, Qoss）で高fsに強い。ゲート駆動とレイアウト感度が高い。
  • SiC MOSFET：高耐圧・低損失で、温度耐性に優れる。高速ゆえにリンギングとEMI対策が重要。

測定とモデル化

実装後のスイッチングロスは、ハイボルテージプローブと電流プローブでv(t), i(t)を同時測定し、1周期積分で求めるのが確実である。テスト治具では帰還ループを短くし、基準面を広く取る。SPICE/状態方程式モデルでは、Coss(V)や寄生L、ダイオードのQrrを反映する非線形モデルが必要で、デバイスベンダのマクロモデルが初期値として有用である。

低減設計の着眼点

  1. 電圧・電流の重なり削減：デッドタイム最適化、ターンオンでの同期整流側の残留電流抑制。
  2. 容量性損の抑制：共振回収、ZVS化、バス電圧の適正化。
  3. 逆回復の抑制：低Qrrダイオード、同期整流、トポロジ切替。
  4. ゲート駆動最適化：Rg選定、ミラークランプ、デュアルソース/ケルビンソース。
  5. レイアウト：帰還ループ最短化、パラレル配線対称、コンデンサ直近配置。
  6. スナバ/クランプ：RCスナバ、RCDクランプ、TVSでオーバシュートを吸収。

スナバとクランプの設計要点

リンギング周波数から寄生成分を推定し、RCスナバの時定数をゼロ点キャンセル的に選ぶ。RCDクランプは回収先のコンデンサ損失と発熱を見積もる。TVSはクランプ電圧、ストレス波形（単発/繰返し）とサージエネルギの両立を図る。

ゲート駆動とデッドタイム

過小なデッドタイムは同時導通を招き、過大なデッドタイムはボディダイオード導通やCoss充放電の増加でスイッチングロスを悪化させる。ターンオン/オフで別々のRgを持つ対称/非対称ドライブ、ミラークランプ、ゲート電圧レベル（例：MOSFETで10–12 V、GaNで5–6 Vなどデバイス指定）を順守する。

配線・実装・EMI

ループインダクタンス削減のため、半導体・スイッチングキャパシタ・シャントの三角配置を基本とし、リターン経路を重ねる。GND分割と一点接続、ドライバのローカルデカップリング、シャント位置の最適化を行う。レイアウト改善はスイッチングロスとEMIの同時低減に直結する。

トレードオフと最適点探索

周波数を上げると磁性体・コンデンサの小型化と過渡応答の向上が得られる一方、スイッチングロス・EMI・ゲート損・ドライバ消費が増える。トポロジ（ブリッジレスPFC、インターリーブPFC、LLC、位相シフトフルブリッジ等）やデバイス（Si/SiC/GaN）の選択は、効率目標、電力密度、コスト、熱設計、安全規格の制約下で決めるべきである。最終的には実機測定で損失配分（導通、スイッチングロス、磁性、ゲート、待機）を可視化し、設計パラメータ（fs、デッドタイム、Rg、バス電圧、クランプ定数）を体系的にスイープして最適点を求める。