ひずみシリコン
ひずみシリコンとは、シリコン結晶に機械的ひずみを意図的に加えることでキャリア移動度を高め、トランジスタの性能向上を図る技術である。従来のシリコンデバイスでは、ゲート長や配線ピッチを縮小する微細化によって高性能化を追求してきたが、物理的限界に近づく中で、結晶構造そのものを改良する手法が有効なアプローチとして注目されている。具体的にはシリコン結晶に引張や圧縮のひずみを与え、電子や正孔が移動しやすいバンド構造を形成することで高速動作と低消費電力化を実現する狙いがある。このようにひずみシリコンは半導体業界の微細化の先を見据えた重要な要素技術となっている。
原理と背景
シリコンは結晶格子に応力が加わると、バンド構造やキャリアの有効質量が変化する性質を持つ。この変化によりキャリア（電子や正孔）の移動が促進されるため、トランジスタのドレイン電流を増大させる効果が得られる。従来はゲート酸化膜の薄膜化や配線の微細化で性能を上げてきたが、リーク電流やプロセス制約が問題化し始めた。その打開策として、シリコンにひずみを与えて電子の散乱を減らし、高速動作を実現する構造が研究・開発されるようになった。
ひずみの種類
シリコン結晶へのひずみは、大きく引張応力と圧縮応力に分けられる。nMOSトランジスタでは主に引張ひずみを導入すると電子移動度が向上し、pMOSトランジスタでは圧縮ひずみによって正孔移動度が高まる傾向がある。そのため、同一のチップ上で各MOSFETに合ったひずみを選択的に与え、全体の性能を底上げする手法が確立されている。たとえばソース・ドレイン領域をSiGeなどの材料で置換することで結晶格子定数の不一致を利用し、局所的に結晶を引き伸ばしたり圧縮したりする工夫が施される。
CMOSトランジスタへの応用
ひずみシリコンはCMOS技術の進歩に合わせて実装が進んできた。具体的には、ゲート近傍にストレイン層を設置し、チャネル領域にひずみを掛ける方法が代表的である。nMOSとpMOSで求められるひずみ方向が異なるため、それぞれに最適化した構造を施す点が最大の工夫となる。ファウンドリやIDM各社は、自社プロセスに合わせたストレイン導入技術を開発し、微細化の限界を超えるトランジスタ性能の向上を狙っている。
成膜技術とプロセス例
ひずみを生じさせる手段としては、エピタキシャル成長によるSiGe層の堆積、テンション・コンタクトの形成、さらには薄膜張力やソース・ドレイン領域の置換による局所的なひずみ導入など、多彩なアプローチが存在する。たとえばSiGeを成膜する場合は、シリコンより格子定数が大きいゲルマニウムとの混晶が引張ひずみを生み出し、デバイスのオン電流を底上げする。これらの工程はリソグラフィやエッチングと組み合わさって、極めて複雑なプロセスフローを形成している。
メリットと課題
ひずみシリコンを導入すると、ゲート長の短縮だけでは得られない高速化と低消費電力化を同時に達成できる。ただし、製造工程が複雑化し、ひずみ導入のばらつきや結晶欠陥、熱膨張係数の差によるストレス集中などの課題が顕在化している。微細化が進むほどプロセスウィンドウが狭まり、わずかな応力制御の誤差がデバイス特性に大きく影響するため、ひずみ制御の高精度化や材料選定の最適化が求められる。
最先端ノードへの展開
近年のFinFETやゲートオールアラウンド型トランジスタにおいても、局所ひずみを効果的に利用してキャリア移動度を高める設計が追求されている。3D構造におけるチャネル領域へのひずみ導入は実装のハードルが高いものの、それだけ大きな性能向上が見込まれている。さらに、複合材料やエピタキシャル成長技術と組み合わせることで、より高いドライブ電流と低いリーク電流の両立を目指す動きが活発化している。