STI（素子分離方法）｜浅い溝に絶縁膜を埋め込む高密度分離技術

STI（素子分離方法）

集積回路の微細化が進む中で用いられるSTI（Shallow Trench Isolation）は、半導体基板上のトランジスタ同士を電気的に分離する技術である。従来のLOCOS（Local Oxidation of Silicon）と比べ、要する面積を抑えつつ素子間の寄生容量を低減できる利点があるため、深い配線層を必要とする高集積プロセスでも広く採用されている。シリコン基板に浅い溝を形成して酸化膜や絶縁膜を埋め込む構造を持ち、高密度の回路設計に対応するキーテクノロジーである。

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開発の背景

半導体プロセスの進化に伴い、回路の微細化が加速するとともに、トランジスタの漏れ電流や寄生効果が深刻化してきた。従来のLOCOS方式は、酸化工程でシリコン基板を膨らませる形で絶縁領域を作るため、素子間隔が大きくなる傾向があり、さらにオキサイド・サイドウォールの形状が不均一になりやすいという課題があった。そこで、溝を掘り、そこに酸化膜や絶縁材料を埋め込むSTIの概念が登場し、微細化においては不可欠な手法へと発展した。

基本的な工程

STIのプロセスは、まずシリコン基板表面に保護膜（ハードマスク）を形成し、フォトリソグラフィにより素子分離領域をパターニングする。次にエッチングで浅い溝を形成し、その中に酸化膜やシリコン酸化物を堆積して埋め込む。その後、CMP（Chemical Mechanical Polishing）工程で余分な膜を削り取ることで平坦化し、トランジスタを形成するための素地を整える。これらの一連の手順は、高精度のレイアウト制御が要求されるため、各種プロセスパラメータの管理が重要となる。

LOCOSとの比較

古くから使用されてきたLOCOSは、酸化時にシリコン基板表面が盛り上がるBird’s Beakという問題が生じやすく、微細回路では寄生容量や素子間距離が増加し、歩留まりや特性に影響を及ぼしていた。一方でSTIは、基板を直接エッチングして絶縁層を埋めるため、トランジスタ間を厳密に分離できる利点がある。これにより、回路レイアウトの自由度が高まり、同一チップ上に密度の高い素子配置を行いやすくなる。

性能への影響

STIにより素子分離領域の占有面積を低減できることで、回路全体の集積度が向上する。さらに、素子間の寄生容量や寄生抵抗が抑えられるため、動作スピードの向上やリーク電流の低減にも寄与する。ただし、深く掘った溝による歪みや膜応力の影響で、トランジスタのしきい値電圧（Vth）や移動度が変動する場合があり、プロセス管理ではその点を考慮する必要がある。

CMP技術との連携

強固な絶縁層を均一に形成するためには、堆積後の平坦化工程が極めて重要である。STIの溝埋めにおいて使用される酸化膜や低k材料は硬度が異なる場合があり、基板とのエッチングレートの差なども生じる。そこで、高精度CMPプロセスを組み合わせて表面の凹凸を取り除くとともに、膜厚を均一に保つ工夫が必須となる。近年の微細プロセスでは、CMPスラリーやパッド材質の最適化が進み、仕上げ品質が大きく向上している。